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    公开号:WO1989006047A1
    申请号:PCT/DE1988/000648
    申请日:1988-10-24
    公开日:1989-06-29
    发明作者:Werner Reczek；Josef Winnerl；Wolfgang Pribyl
    申请人:Siemens Aktiengesellschaft；
    IPC主号:H01L27-00
    专利说明:
    [0001] Integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik
    [0002] Die Erfindung bezieht sich auf eine integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik nach dem Oberbegriff des Patentanspruchs 1.
    [0003] Bei integrierten Schaltungen dieser Art in komplementärer MOS-Technologie treten parasitäre pnpn-Pfade zwischen der Versorgungsspannung (VDD) und der Masse (VSS) auf, die einem Thyristor ähnlich sind. Diese parasitäre Vierschichtstruktur kann durch Störungen, beispielsweise durch Stromimpulse oder durch Über- oder Unterschwinger der angelegten Versorgungsspannung an den Halbleiterschichten gezündet werden. Der Übergang vom Normalzustand in einen hochleitenden Zustand, d.h. das Zünden dieser Vierschichtstruktur, wird als "Latch-Up" bezeichnet.
    [0004] Zum Verständnis des ,,Latch-Up"-Effekts kann man davon ausgehen, daß zwischen einem Anschluß eines in einer wannen förmi gen Halbleiterzone liegenden Feldeffekttransistors des ersten Kanaltyps und einem Anschluß eines außerhalb dieser Zone auf dem Halbleitersubstrat plazierten Feldeffekttransistors des zweiten Kanaltyps im allgemeinen vier aufeinanderfolgende Halbleiterschichten alternierender Leitfähigkeitstypen vorhanden sind, wobei das eine Anschlußgebiet des erstgenannten Transistors die erste- Halbieiterschicht, die wannen förmi gen Halbleiterzone die zweite, das Halbleitersubstrat die dritte und das eine Anschlußgebiet des letzten Transistors die vierte Halbleiterschicht bilden. Aufgrund dieses Aufbaus ergeben sich ein parasitärer bipolarer pnp- und ein npn-Transistor. Der Kollektor des pnp-Transistors entspricht der Basis des npn-Transistors und die Basis des pnp-Transistors dem Kollektor des npn-Transistors. Diese Struktur bildet eine Vierschichtdiode der Schichtenfolge pnpn wie bei einem Thyristor. Bei einer posi tiven Vorspannung des Halbleitersubstrats kann der pn-Übergang zwischen der dritten und vierten Halbleiterschicht soweit in Durchlaßrichtung vorgespannt werden, daß zwischen den genannten Transistoranschlüssen ein Strompfad entsteht, der auf eine parasitäre Thyristorwirkung innerhalb dieser Vierschichtstruktur zurückzuführen ist. Der Strompfad bleibt dann auch nach einem Abbau der positiven Substratvorspannung bestehen und kann die integrierte Schaltung thermisch überlasten.
    [0005] Der "Latch-Up"-Effekt ist in dem Fachbuch Halbleiterelektronik 14, H.Weiß, K.Hominger "Integrierte MOS-Schaltungen" auf den Seiten 109-112 beschrieben. Als Abhilfe werden hier eine Änderung der Technologie (Dotierungsprofile) oder Maßnahmen beim Entwurf (Wannenabstände) vorgeschlagen. Ein anderer Lösungsvorschlag, den "Latch-Üp"-Effekt, ausgelöst durch Substrat/Verschiebestrδme (z.B. beim Einschalten), zu unterbinden, ist in der Veröffentlichung D. Takacs et al. "Static and transient latch-up hardness in n-well CMOS with on-chip Substrate bias generator", IEDM 85, Techn. Digest, S. 504-508 dargestellt. Es wird hierin eine Klemmschaltung vorgeschlagen, die einen "Latch-Üp"-Effekt dadurch verhindert, indem cas Halbleitersubstratpotential auf einen Wert begrenzt wird, der nicht ausreicht, die parasitären Bipolartransistoren im Halbleitersubstrat zu aktivieren. Die Klemmschaltung muß dazu die hohen kapazitiven Ladeströme nach Masse abführen.
    [0006] Eine weitere Möglichkeit, den "Latch-Üp"-Effekt, hervorgerufen durch Über/Ünterschwinger an den Eingangs/Ausgangsanschlüssen, zu unterbinden, liegt in der Verwendung von Schottky-Kontakten, die zwischen den Source-Drain-Anschlüssen der Feldeffekttransistoren und dem Halbleitersubstrat oder der wannenfδrmigen Halbleiterzone beschaltet sind. Aus der Veröffentlichung IEEE Transaction on Electron Devices, Vol. ED-32, No. 2, Febr. 1985 S. 194-202 "A VLSI Suitable Schottky-Barrier CMOS Process" von S. E. Swirhun et al. ist in der Fig„ 2 und 3 eine solche Anordnung zu entnehmen. Fig. 2A zeigt hierbei einen Inverter, der in einer n-fδrmigen Halbleiterzone mit Schottky-Kontakten ausgestattet ist, welche aus Platin-Silizium (PtSi) an den Source- und Drainanschlüssen eines MOS-Transistors gebildet werden. Fig. 3A der obengenannten Veröffentlichung zeigt vergrabene Schottky-Kontakte ebenfalls an den Source- und Drainanschlüssen eines MOS-Transistors in einer wannenförmigen Halbleiterzone. Diese Kontakte sind so angeordnet, daß sie in lateraler Richtung einen ohmschen Kontakt und in vertikaler Richtung einen Schottky-Kontakt für den Stromfluß bilden.
    [0007] Durch die Einführung der Schottky-Kontakte, wie sie in der Veröffentlichung IEEE Transactions vorgeschlagen wird, kann es zu einer Verschlechterung der MOS-Transistorparameter und zu Schottky-Leckströmen kommen. Außerdem erfordert die Einführung dieser Schottky-Kontakte eine aufwendige Prozeßführung. Durch eine Klemmschaltung, wie sie in der Veröffentlichung von D. Takacs et al angegeben ist, wird prinzipiell nicht die Möglichkeit der positiven Aufladung des Halbleitersubstrats ausgeschlossen, sondern es werden lediglich seine Auswirkungen dadurch kompensiert, daß falls eine positive Aufladung des Halbleitersubstrats erfolgt ist, eine niederohmige Masseverbindung die positive Aufladung wieder abbaut.
    [0008] Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung der eingangs genannten Art anzugeben, bei der das Auftreten von "Latch-Üp"-Effekten weitgehend vermieden wird. Das wird erfindungsgemäß durch eine Ausbildung der Schaltung nach dem kennzeichnenden Teil des Patentanspruchs 1 erreicht.
    [0009] Die Patentansprüche 2 bis 13 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Erfindung gerichtet. Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß durch die erfinderische Schaltung die Schalteigenschaften der MOS-Transistoren nicht beeinflußt werden. Weiterhin ist der Platzbedarf für die erfinderische Schaltung sehr gering, da hierfür nur eine geringe Anzahl von Schaltungselementen benötigt wird.
    [0010] Ausführungsbeispiele der Erfindung sind in den Figuren 3 bis 7 dargestellt. Sie werden im folgenden näher beschrieben. Es zeigt: Fig. 1 einen Querschnitt durch einen CMOS-Inverter, bei der die parasitären lateralen und vertikalen Bipolartransistoren mit eingezeichnet sind, die zu "Latch- Up"-Effekten führen können. Das Halbleitersubstrat und die wannenförmige Halbleiterzone sind hierbei über zwei nicht lineare Elemente mit der Masse Vss und der Versorgungsspannung VDD verbunden,
    [0011] Fig. 2 ein Bändermodell für einen Metall-n+-Halbleiterübergang, der einen Schottky-Kontakt bildet,
    [0012] Fig. 3 einen Querschnitt durch einen weiteren CMOS-Inverter, bei dem die ohmschen Wannen- und Substratkontakte durch Schottky-Kontakte ersetzt wurden,
    [0013] Fig. 4 einen weiteren Querschnitt durch eine CMOS-Inverter- schaltung, bei der das Halbleitersubstrat und die wannenförmige Halbleiterzone über MOS-Transistoren, die als Diodenelemente beschaltet sind, mit der Masse Vss und der Versorgungsspannung VDD angeschlossen sind.
    [0014] FIG 5 einen nicht maßstabsgetreuen Querschnitt durch eine weitere Ausgestaltung der erfindungsgemäßen Schaltung, FIG 6 den zugehöri gen s ymbol ischen Schaltplan, FIG 7 eine Draufsicht auf die Schaltung nach FIG 5.
    [0015] In FIGUR 1 ist eine erfindungsgemäße integrierte Schaltung mit
    [0016] "Latch-Up"-Schutzschaltung schematisch dargestellt, die auf einem Halbleitersubstrat Psu.b aus dotiertem Halbleitermate- rial, z.B. p-leitendem Silizium, aufgebaut ist. Das Halbleitersubstrat Psub weist eine n-leitende wannenförmige Halbleiterzone Nw auf, die sich bis zur Grenzfläche PG hin erstreckt,
    [0017] Außerhalb der Halbleiterzone Nw sind in das Halbleitersubstrat n+-dotierte Halbleitergebiete N1, N2 eingefügt, die das Source- und Draingebiet eines n-Kanal-Feldeffekttransistors T1 bilden, während innerhalb der wannenfδrmigen Halbleiterzone N zwei p+- dotierte Halbleitergebiete P2, P3 vorhanden sind, die den Drain- und Sourcebereich eines p-Kanal-Feldeffekttransistors T2 darstellen. Im angegebenen Beispiel der Figur 1 sind die Transistoren T1 und T2 als eine CMOS-Inverterstufe verschaltet, wobei das n+-dotierte Halbleitergebiet N1 als Sourceanschluß des n-Kanal-Feldeffekttrans istors T1 mit der Masse VSS und das n+-dotierte Halbleitergebiet N2 als Drainanschluß des n-Kanal- Feldeffekttransistors T1 den Ausgang OUT der CMOS-Inverterstufe bildet. Der p+-dotierte Halbleiterbereich P2 ist ebenfalls an den Ausgang OUT gelegt und bildet den Drainanschluß des p- Kanal-Feldeffekttransistors T2, während das p+-dotierte Halbleitergebiet P3 als Sourceanschluß desselben Feldeffekttransistors mit der Versorgungsspannung VDD verschaltet ist. Ein Eingangssignal für die CMOS-Inverterstufe wird über den Eingang IN auf ein erstes und zweites Gategebiet G1, G2 des ersten bzw. zweiten Feldeffekttransistors Tl , T2 weitergeleitet, während ein Ausgangssignal am Ausgang OUT abgreifbar ist.
    [0018] Weiterhin eingezeichnet sind die parasitären Bipolartransistoren B1 und B2, welche beide für den "Latch-Up"-Effekt von Bedeutung sind. Der Kollektor CL des lateralen npn-Bipolartran- sistors B1 ist mit der Basis B„ des vertikalen pnp-Bipolar- transistors B2, der Basisanschluß B, des lateralen Bipolartransistors B1 mit dem Kollektoranschluß C„ des Bipolartrmsistors B2 verbunden. Der Emitter Er des Bipolartransistors B1 ist weiterhin mit dem Sourceanschluß N1 des Feldeffekttransistors T1 und der Emitter EV des Bipolartransistors B2 ist mit dem Sourceanschluß des Feldeffekttransistors T2 verschaltet. Die parasitären Bipolartransistoren bilden eine Vierschichtdiode pnpn, vergleichbar mit einem Thyristor. Wird nun durch bestimmte Signale die Emitter-Basisdiode zwischen dem Emitter EV und der Basis BV des lateralen Bipolartransistors in Durchlaßrichtung gepolt, so kann der Thyristor zünden. Es fließt dann ein so hoher Strom über die pn-Übergänge, daß entweder die Übergänge oder die Zuleitungen durchschmelzen, was zu einer Zerstörung der CMOS-Inverterstufe führen kann.
    [0019] Erfindungswesentlicher Teil der CMOS-Inverterstufe stellt der Einbau der nichtlinearen Elemente D1, D2, beispielsweise Elemente mit einer Diodenkennlinie, dar. Hierbei wird das erste nichtlineare Element zwischen einem p+-dotierten Halbleitergebiet P1 und der Masse VSS verschaltet, während das zweite nichtlineare Element zwischen einem n+-dotierten Halbleitergebiet N3 und der Versorgungsspannung VDD angeordnet ist. Das p+-dotierte Halbleitergebiet P1 ist hierbei innerhalb des Halbleitersubstrats Psuw und das n+-dotierte Halbleitergebiet N3 innerhalb der wannenfδrmigen Halbleiterzone N angeordnet. Die Verschaltung der nichtlinearen Elemente Dl, D2 für p-leitende wannenförmige Halbleiterzonen erfolgt analog, hierbei ist lediglich der Anschluß der Masse VSS und der Versorgungsspannung VDD zu vertauschen. Das nichtlineare Element D1 bewirkt einerseits, daß Majoritätsladungsträger, die einen Lδcherstrom darstellen, niederohmig nach Masse VSS abgeführt werden können und es verhindert andererseits, daß die Basisladung des parasitären lateralen Bipolartransistors B1 über einen nicht eingezeichneten Substratkontakt an der Basis BL aufgebaut werden kann. Das Halbleitersubstrat ist in diesem Falle über das nichtlineare Element Dl mit der Masse Vss niederohmig verbunden. Der Aufbau einer Basisladung des lateralen Bipolartransistors Bl wird nunmehr nur durch einen geringen Sperrstrom des nichtlinearen Elements D1 bestimmt. Dies gilt analog für das nichtlineare Element D2, welches zwischer der n-leitenden wannenförmigen Halbleiterzone N und der Versorgungsspannung VDD angeschlossen ist. Durch diese Maßnahme wird verhindert, daß die pn-Übergänge der parasitären Bipolartransistoren B1 und B2 in Durchlaßrichtung gepolt werden, was eine Verringerung der "Latch-Up"-Gefahr bedeutet.
    [0020] Das Verhalten der gesamten CMOS-Schaltung beim Einschalten wird durch den Einbau der nichtlinearen Elemente Dl und D2 nicht beeinträchtigt während im Betrieb auch bei vorhandenen Störimpulsen an n+-dotierten Halbleiergebieten N1, an den p+-dotierttn Halbleitergebieten P3 und an der Klemme OUT die Gefahr eines "Latch-Up" durch die nichtlinearen Elemente D1 und D2 verringert wird. Wichtig dabei ist, daß die nichtlineare Elemente D1, D2 eine Durchlaßspannung besitzen, die geringer ist als die Durchlaßspannung der pn-Übergänge der parasitären Bipolartransistoren B1 und B2. Die nichtlinearen Elemente Dl, D2 können mit Hilfe sog. Schottky-Kontakte realisiert werden. Fig. 2 zeigt hierfür ein Bändermodell im Energie-Ortsdiagramm für einen Schottky-Kontakt, der aus einem Metall M und n -Halbleiter H zusammengesetzt ist. Für eine quantitative Aussage über die Energie W sowie das Potential α sind diese im linken Teil der Figur 2 als Ordinatenachsen aufgetragen. Das Ferminiveau WF ist sowohl im n-Halbleiterbereich H als auch im Metallbereich M eingezeichnet und gibt den Energiewert im. Bändermodell an, bei dem die mittlere Besetzungszahl mit Elektronen 50 % des Maximalwerts beträgt. Für den n+-Halbleiter H sind weiterhin die Energieniveaus des Leitungsbandes W, sowie des Valenzbandes WV eingetragen, wobei das Energieniveau des Leitungsbandes WL über dem Fermienergieniveau liegt, und schwächer mit Elektronen besetzt ist, während das Energieniveau des Valzenzbandes WV unterhalb des Fermieenergieniveaus angeordnet ist und stärker mit Elektronen besetzt ist. Ist die Austrittsarbeit für Elektronen aus dem Metall größer als die Austrittsarbeit aus dem Halbleitermaterial, gehen bei einer Kontaktierung zwischen dem n+-leitenden Halbleitermaterial und dem Metall Elektronen vom n+-Halbleiter in das Metall über. Im thermischen Gleichgewicht verlaufen dann die Fermienergieen von Metall und Halbleiter als gemeinsames elektrochemisches Potential auf gleicher Höhe. Die aus dem Halbleiter übergetretenen Elektronen führen dabei zu einer positiven Raumladung im n+-Halbleiter und einer entsprechenden negativen Flächenladung auf der Metalloberfläche. Aufgrund der unterschiedlichen Austrittsarbeit gelangen Elektronen leichter vom n+-Halbleitermaterial H in das Metall M als umgekehrt. Dies ist in der Figur 2 durch Pfeile F1 und F2 dargestellt, wobei der Elektronenfluß vom Metall M zum n+-Halbleiter H mit F1 und der Elektronenfluß vom n+-Halbleitermaterial zum Metall M mit F2 gekennzeichnet ist. Der Elektronenfluß F1 ist sehr viel kleiner als der Elektronenfluß Fp. Ein wesentliches Merkmal eines Schottky-Kontaktes gegenüber einem pn-Übergang liegt in der Tatsache, daß im Gegensatz zu diesem nur Majoritätsträger in einer Richtung den Stromtransport bestimmen. Die fehlenden Minoriätsträger verhindern den negativen Einfluß einer p+n-Diode auf "Latch-Up". Dies gilt analog für einen Übergang zwischen Metall und p -Halbleiter. Ein wesentlicher Vorteil der Realisierung nichtlinearer Elemente durch Schottky-Kontakte liegt darin, daß bei Unter- oder Überschwinger die Diode D1 bzw. D2 eine Injektion des p+-dotierten Halbleitergebiets in die wannenförmige Halbleiterzone und des n -dotierten Halbleitergebiets in das Halbleitersubstrat verhindern und daß diese Kontakte gegenüber normalen pn-Übergängen eine geringere Durchlaßspannung besitzen. Hierdurch werden die pn-Übergänge der parasitären Bipolartransistoren B1 und B2 entlastet, und die Gefahr eines "Latch-Up" weitgehend verhindert. Da bei Schottky-Kontakten der Stromtransport vorwiegend durch Majoritätsträger in einer Richtung bestimmt wird, trägt ein geringer Minoritätsträgeranteil ebenfalls dazu bei, die "Latch-Up"-Gefahr zu verringern, indem ein Aufbau von Basisladungen an den übrigen parasitären Bipolartransistoren unterbunden wird.
    [0021] Figur 3 zeigt den Querschnitt durch eine CMOS-Inverterschaltung, bei der ohmsche Wannen- und Substratkontakte durch zwei
    [0022] Schottky-Kontakte SK1 und SK2 ersetzt wurden. Innerhalb des p-leitenden Halbleitersubstrats Psu.b ist eine wannenförmige n-leitende Halbleiterzone N analog wie in Figur 1 angeordnet. Die CMOS-Inverterschaltung wird wiederum aus zwei MOS-Transistoren, einem n-Kanal-Feldeffekttransistor T1 und einem p-Kanal-Feldeffekttransistor T2 gebildet. Die Verschaltung der beiden Feldeffekttransistoren erfolgt analog wie in Figur 1, so daß gleiche Bezugszeichen in der Figur 3 ebenfalls Verwendung finden. Die zwei nichtlinearen Elemente D1 und D2 aus Figur 1 sind in Figur 3 durch die Schottky-Kontakte SK1 und SK2 realisiert. Während der erste Schottky-Kontakt SKI zwischen der Masse VSS und dem p-leitenden HalbleiterSubstrat Psub geschaltet ist, ist der zweite Schottky-Kontakt SK2 zwischen der Versorgungsspannung VDD und der n-leitenden Halbleiterzone N angeordnet. Ist das p-leitende Halbleitersubstrat Psub positiv gegenüber der Masse VSS aufgeladen und ist diese Spannungsdifferenz größer als die Durchlaßspannung des ersten Schottky-Kontaktes SK1, können Majoritätsträger, welche einen Löcher- ström bi lden , vom p-le itenden Halble itersubstrat Psub zur Masse
    [0023] VSS abfließen, umgekehrt können jedoch nur eine geringe Anzahl von positiven Raumladungen vom Metallanschluß des ersten
    [0024] Schottky-Kontaktes SK1 in das positive Halbleitersubstrat Psub injiziert werden. Der Aufbau einer Basisladung am parasitären lateralen Bipolartransistor B1 wird somit verhindert. Ist andererseits die n-leitende Halbleiterzone Nw negativ aufgeladen, gegenüber der Versorgungsspannung VDD und überschreitet diese Spannungsdifferenz die Durchlaßspannung des zweiten Schottky-Kontaktes SK2, so können Elektronen aus der n-leitenden Halbleiterzone Nw über den zweiten Schottky-Kontakt
    [0025] SK2 abfließen. Umgekehrt können jedoch kaum Elektronen vom Metallanschluß des zweiten Schottky-Kontaktes SK2 in die n-leitende Halbleiterzone Nw injiziert werden. Hierdurch wird der Aufbau einer Basisladung am parasitären vertikalen Bipolartransistor B2 verhindert.
    [0026] Ebenfalls ist es möglich, die beiden Metallanschlüsse des ersten und zweiten Schottky-Kontaktes zu zwei Doppelkontakten auszubilden. In diesem Falle überdeckt der Metallanschluß des ersten Schottky-Kontaktes SK1 sowohl Teile des p-dotierten Halbleitersubstrats Psub als auch den Sourceanschluß Nl des MOS-Transistors T1, während der Metallanschluß des zweiten Schottky-Kontaktes SK2 Teile der n-leitenden Halbleiterzone N und den Sourceanschluß P3 des p-Kanal-MOS-Transistors T2 überdeckt. Im Gegensatz zu Schottky-Source-Drain-Gebieten, wie sie in der Veröffentlichung von S.E. Swirhun et al. "A VLSI Suitable Schottky Barrier CMOS Process" in IEEE Transaction on Electron Devices, Vol. ED 32, No. 2, vom Febr. 1985 auf den Seiten 194 bis 202 angegeben ist, stellen die Sperrströme der Schottky-Kontakte SK1 und SK2 keine Beeinflussung der Schalteigenschaften der MOS-Transistoren dar. Auch wird das Schaltungsverhalten nicht beeinflußt.
    [0027] Figur 4 zeigt einen weiteren Querschnitt durch eine CMOS- Inverterschaltung. Das p-leitende Halbleitersubstrat Psub ist über einen ersten zusätzlichen MOS-Transistor T1', der als ein Diodenelement verschaltet ist, mit der Masse VSS und die n-leitende wannenförmige Halbleiterzone Nw ist über einen als Diodenelement verschalteten zweiten zusätzlichen MOS-Transistor T2' mit der Versorgungsspannung VDD verbunden. In dem p-leitenden Halbleitersubstrat Psub ist neben der n-leitenden wannenförmigen Halbleiterzone Nw eine weitere n-leitende Halbleiterzone Nw' angeordnet, wobei beide sich bis zu einer Grenzfläche PG hin erstrecken. Das p-leitende Halbleitersubstrat Psub enthält weiterhin zwei n+-dotierte Halbleitergebiete N1 und N2, die zusammen mit dem Gategebiet G1 den n-Kanal-Feldeffekttransistor T1 bilden, während die n-leitende wannenförmige Halbleiterzone Nw zwei p+-dotierte Halbleitergebiete P2 und P3 aufweist, die zusammen mit dem Gategebiet G2 den p-Kanal-Feldeffekttransistor T2 darstellen. Die Inverterschaltung nach Figur 4 ist analog zu der in Figur 1 aufgebaut, so daß das n -dotierte Halbleitergebiet N1 als Sourceanschluß des Feldeffekttransistors T1 mit der Masse VSS und das n+-dotierte Halbleitergebiet N2 als Drainanschluß des Feldeffekttransistors T1 den Ausgang OUT der Inverterstufe bildet. Weiterhin ist der p+-dotierte Halbleiterbereich P2 ebenfalls an den Ausgang OUT angeschlossen und bildet den Drainanschluß des p-Kanal-Feldeffekttransistors T2, während das p+-dotierte Halbleitergebiet P3 als Sourceanschluß desselben Feldeffekttransistors mit der Versorgungsspannung VDD verschaltet ist. Die Eingangssignale für die Inverterstufe werden am Eingang IN angelegt und Ausgangssignale können am Ausgang OUT abgegriffen werden.
    [0028] Die Realisierung der nichtlinearen Elemente durch zusätzliche MOS-Transistoren eignet sich besonders für "Latch-Up"-sichere Ausgangsstufen, für die beim verwendeten Herstellungsprozeß keine Schottky-Kontakte vorgesehen sind. Der entstehende Mehrbedarf an Platz ist hierbei gering. Der erste zusätzliche MOS-Transistor T1' ist aus p-leitenden Halbleitergebieten P6 und P5 sowie aus einem Gategebiet G3 aufgebaut, wobei die p-leitenden Halbleitergebiete P6 und P5 innerhalb der weiteren n-leitenden Halbleiterzone N ' angeordnet sind, und die p-leitende Halbleiterzone P5 mit einer weiteren p-leitenden Halbleiterzone P4, die sich innerhalb des p-leitenden Halbleitersubstrats Ps„u,b befindet, verbunden ist. Der
    [0029] Drainanschluß des ersten zusätzlichen MOS-Transistors T1', der aus dem p+-dot ierten Halbleitergebiet P6 gebildet wi rd un d das Gategeb i et G3 sind geme insam an der Masse VSS angeschlossen. Der zweite zusätzliche MOS-Transistor T2' enthält zwei n+-dotierte Halbleitergebiete N5 und N6, welche beide innerhalb des p-leitenden Halbleitersubstrats Psub angeordnet sind, sowie ein Gategebiet G4. Das Gategebiet G4 sowie das n+-dotierte Halbleitergebiet N6, welches den Drainanschluß des zweiten zusätzlichen MOS-Transistor T2 ' darstellt, ist hierbei gemeinsam mit der Versorgungsspannung V~D verschaltet. Das n+-dotierte Halbleitergebiet N5, das den Sourceanschluß des zweiten zusätzlichen MOS-Transistors T2 bildet, ist mit einem weiteren n+-dotierten Halbleitergebiet N4 verbunden, das sich innerhalb der n-leitenden wannenförmigen Halbleiterzone Nw befindet.
    [0030] Der erste zusätzliche MOS-Transistor T1' bildet gemeinsam mit dem weiteren p+-dotierten Halbleitergebiet P4 ein Diodenelement D1', das zwischen der Masse VSS und dem p+-dotierten Halbleitergebiet P4 verschaltet ist. Der zweite zusätzliche MOS-Transistor T2' ist durch die Verbindung des n+-dotiexten Halblietergebiets N5 mit dem n -dotierten Halbleitergebiet N4 und der gemeinsamen Verschaltung des Gateanschlusses G4 mit dem n+-dotierten Halbleitergebiet N6 mit der Versorgungsspannung VDD als ein weiteres Diodenelement D21 beschaltet, das zwischen der Versorgungsspannung VDD und dem n -dotierten Halbleitergebiet N4 angeordnet ist. Das Diodenelement D1', welches zwischen der Masse VSS und dem p-leitenden SubstratPsub angeordnet ist, wird wie aus Figur 4 zu ersehen ist, durch einen p-leitenden MOS-Transistor T1' realisiert, während das Diodenelement D2', welches zwischen der Versorgungsspannung VDD und der n-leitenden wannenförmigen Halbleiterzone Nw angeordnet ist, mit Hilfe eines n-leitenden MOS-Transistors T2' aufgebaut wird. Die Funktionsweise der angegebenen Schaltung in Figur 4 gleicht der Funktionsweise der Schaltung nach Figur 3. Sobal die Spannungsdifferenz zwischen dem p-leitenden Halbleitersubstrat Psub und der Masse VSS die Durchlaßspannung des Diodenelements D1' überschreitet, leitet dieses und sobald am Diodenelement D2' zwischen der Versorgungsspannung VDD und der n-leitenden Halbleiterzone Nw eine Spannungsdifferenz auftritt, die größer ist als die Durchlaßspannung desselben Diodenelements, geht das Diodenelement D2' in den leitfähigen Zustand über. Durch diese Maßnahmen kann verhindert werden, daß die Basisladungen der hier nicht eingezeichneten lateralen und vertikalen Bipolartransistoren aufgebaut werden. Die "Latch-Up"-Gefahr wird somit deutlich reduziert.
    [0031] Neben den oben behandelten Ausführungsformen umfaßt die Erfindung auch solche, bei denen n-leitendes Substrat mit p-leitenden wannenförmigen Halbleiterzonen versehen sind. Dabei werden die Leitungstypen sämtlicher Halbleiterteile und die Polaritäten sämtlicher Spannungen durch die jeweils entgegengesetzten ersetzt. Ebenso kann das erste nichtlineare Element zwischen einem p+-dotierten Halbleitergebiet P1 und negativem Substratpotential (VBB<VSS) verschaltet werden, während das zweite nichtlineare Element zwischen einem n+-dotierten Halbleitergebiet N3 und positivem Wannenpotential (Vwell > VDD) verschaltet werden kann.
    [0032] FIG 5 stellt eine weitere vorteilhafte Ausführungsform der Erfindung in nicht maßstabsgetreuem Querschnitt dar. Sie zeigt im Querschnitt zwei in Serie zueinander geschaltete MOS-Transistoren T1,T2 vom zueinander komplementären Leitungstyp. Der zugehörige symbolische Schaltplan ist in FIG 6 dargestellt. Eine Draufsicht auf die Transistoren nach FIG 5 ist in FIG 7 dargestellt. Der Transistor T1 ist vom NMOS-Typ. Der Transistor T2 ist vom PMOS-Typ. Der Transistor Tl ist in p-leitendem Substrat Psub angeordnet. Der Transistor T2 ist in einer n-leitenden wannenförmigen Halbleiterzone N angeordnet. Die bei MOS-Transistoren üblichen Diffusionsgebiete für Source und Drain sind mit Nl und N2 bzw. P3 und P2 bezeichnet. Das Substrat Psub enthält ein stärker dotiertes Halbleitergebiet P1 vom selben Leitungstyp wie das Substrat selbst. Entsprechend enthält die wannenförmige Halbleiterzone Nw ein stärker do tiertes Halbleitergebiet N3 vom selben Leitungstyp wie d ie Halbleiterzone selbst. Solche stärker dotierten Halbleitergebiete werden in CMOS-Technologie allgemein verwendet. Die Gates der Transistoren sind mit G1 und G2 bezeichnet.
    [0033] Oberhalb des Substrates Psub und der wannenförmigen Halbleiterzone Nw sind außer den Gates G1,G2 auch elektrische Leiterbahnen zur Zuführung von Masse VSS und Versorgungspotential VDD angeordnet sowie eine elektrisch leitende Verbindung (z.B. aus Aluminium) zwischen den Drains N2,P2 der beiden Transistoren T1 , T2. Sie kann beispielsweise als Ausgang OUT eines aus den beiden Transistoren T1,T2 gebildeten CMOS-Inverters dienen. Die verschiedenen elektrisch leitenden Bereiche oberhalb von Substrat
    [0034] Psu.b und wannenförmi ger Halbleiterzone Nw sind, wie allgemein üblich, durch Oxide Ox oder sonstige Isolierschichten (z.B. Nitrid) elektrisch voneinander getrennt. Die oberste Oxidschicht kann dabei als Passivierungsschicht ausgebildet sein.
    [0035] Die nichtlinearen Elemente D1,D2 sind bei dieser Ausführungsform als vergrabene Dioden realisiert. Dazu ist innerhalb derjenigen Oxidschichten Ox, die die Diffusionsgebiete N1,P3 (Sources) der Transistoren T1,T2 und die stärker dotierten Halbleitergebiete P1,N3 mindestens teilweise bedeckei., jeweils eine elektrisch leitende Schicht vorgesehen, die im wesentlichen dotiertes polykristallines Silizium PSi enthält. Je nach verwendeter Technologie (N-Wannen-Prozeß, P-Wannen-Prozeß, sowohl N- wie auch P-Wannen-Prozeß für die Transistoren T1 und T2) ist der Leitungstyp der polykristallinen Siliziumschicht PSi entweder entgegengesetzt zum Leitungstyp des Substrates P , und/oder entgegengesetzt zu dem der (einen) wannenförmigen Halbleiterzone N bzw. der wannenförmigen Halbleiterzonen (mehrere vom einander entgegengesetzten Leitungstyp).
    [0036] Die nichtlinearen Elemente D1,D2 sind als Sperrschichtdioden ausgebildet. Ihr erster Anschluß, der jeweils im wesentlichen aus der polykristalinen Siliziumschicht PSi besteht, ist dabei über ohm' sehe Kontakte K1,K2 mit Massepotential VSS verbunden (Verbindung entweder über Source-Diffusionsgebiet Nl oder direkt mit der Leiterbahn) bzw. mit dem stärker dotierten Halbleitergebiet N3, das vom selben Leitungstyp ist wie das polykristalline Silizium PSi.
    [0037] Entsprechend sind die zweiten Anschlüsse der nichtlinearen Elemente D1,D2 mit dem stärker dotierten Halbleitergebiet P1 verbunden (dieses ist ja vom zur polykristallinen Siliziumschicht PSi entgegengesetzten Leitungstyp) bzw. über das Source-Diffusionsgebiet P3 mit dem Versorgungspotential VDD. Auf diese Weise bilden sich im Bereich dieser Verbindungen die Sperrschichtdioden aus.
    [0038] Die Ausführungsform weist folgende Vorteile auf:
    [0039] Polykristalline Siliziumschichten werden bereits bei üblichen CMOS-Prozessen abgeschieden. Es ist somit lediglich eine Maskenänderung vorzusehen; es fallen jedoch keinerlei zusätzliche Prozeßschritte an.
    [0040] Sind die zuvor beschriebenen Schott.cy-Kontakte beispielsweise aus Gründen, die in einem verwendeten, speziellen Herstellungsprozeß liegen, nicht erzeugbar, so bietet die vorliegende Ausführung eine elegante Alternative.
    [0041] Weiterhin ist kein zusätzlicher Flächenbedarf notwendig, da die stärker dotierten Halbleitergebiete P1 und N3 bei einem üblichen CMOS-Design sowieso schon vorhanden sind beispielsweise in Form von sog. "guard. rings" und da der Platzbedarf für das polykristalline Silizium PSi im allgemeinen keine sonstigen Schaltungsteile verdrängt. Weiterhin ist die Stromergiebigkeit bei dieser Ausführung größer als bei den zuvor beschriebenen Ausführungsformen, was zu einem noch größeren Schutz vor dem gefürchteten Latch-Up-Effekt führt.
    [0042] 13 Patentansprüche 7 FIG
    权利要求:
    ClaimsPatentansprüche
    1. Integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik mit einem dotierten Halbleitersubstrat (Psub) eines ersten Leitungstyps .und mit in dem dotierten Halbleitersubstrat (Psub) eingefügten wannenförmigen Halbleiterzonen (Nw) eines zweiten Leitungstyps, d a d u r c h g e k e n n z e i c h n e t , daß die "Latch-Up"-Schutzschaltung nichtlineare Elemente (D1, D2) enthält, und ein erstes nichtlineares Element (Dl) mit einem ersten Anschluß an Masse (VSS) und mit einem zweiten Anschluß an dem dotierten Halbleitersubstrat (Psub) eines ersten Leitungstyps und ein zweites nichtlineares Element (D2) mit einem ersten Anschluß an einer Versorgungsspannung (VDD) und mit einem zweiten Anschluß an der eingefügten wannenförmigen Halbleiterzone (Nw) eines zweiten Leitungstyps geschaltet sind.
    2. Integrierte Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n et , daß das Halbleitersubstrat (Psub) eines ersten Leitungstyps durch eine wannenförmige Halbleiterzone des ersten Leitungstyps ersetzt wird und daß die wannenförmige Halbleiterzone (Nw) eines zweiten Leitungstyps durch ein Halbleitersubstrat des zweiten Leitungstyps ersetzt wird und daß die wannenförmige Halbleiterzone des ersten Leitungstyps in das Halbleitersubstrat des zweiten Leitungstyps eingefügt ist und daß ein erstes nichtlineares Element (D1) mit einem ersten Anschluß an Masse (VSS) und mit einem zweiten Anschluß an einer eingefügten wannenförmigen Halbleiterzone (psub) eines ersten Leitungstyps und ein zweites nichtlineares Element (D2) mit einem ersten Anschluß an einer Versorgungsspannung (VDD) und mit einem zweiten Anschluß an dem dotierten Halbleitersubstrat (Nw) eines zweiten Leitungstyps geschaltet ist.
    3. Integrierte Schaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß ein erster Anschluß eines ersten nichtlinearen Elements durch einen Anschluß an negatives Substratpotential ersetzt wird und/oder daß ein erster An schluß eines zweiten nichtlinearen Elements durch einen Anschluß mit positiverem Potential als die Versorgungsspannung (VDD) ersetzt wird.
    4. Integrierte Schaltung nach Anspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß die nichtlinearen Elemente als Schottky-Kontakte (SK1, SK2) ausgebildet sind.
    5. Integrierte Schaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß das dotierte Halbleitersubstrat (Psuub) eines ersten Leitungσstyps einen Feldeffekttransistor eines ersten Kanaltyps (T1) und die eingefügte wannenförmige Halbleiterzone eines zweiten Kanaltyps (T2) einen Feldeffekttransistors eines zweiten Kanaltyps enthält, daß ein Metallkontakt des Schottky-Kontakts des ersten nichtlinearen Elements (SK1) einen ersten Anschluß des Feldeffekttransistors des ersten Kanaltyps (T1) und das dotierte Halbleitersubstrat eines ersten Leitungstyps (Psub) überdeckt, und einen ersten Doppelkontakt bildet und daß ein Metallkontakt des Schottky- Kontakts des zweiten nichtlinearen Elements (SK2) einen ersten Anschluß des Feldeffekttransistors des zweiten Kanaltyps (T2) und eine wannenförmige Halbleiterzone eines zweiten Kanaltyps
    (Nw) überdeckt und einen zweiten Doppelkontakt bildet,
    6. Integrierte Schaltung nach Anspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß die nichtlinearen Elemente durch MOS-Transistoren (T1', T2') realisiert sind, die als Diodenelemente beschaltet sind.
    7. Integrierte Schaltung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß ein erster MOS-Transistor eines ersten Kanaltyps (T1') innerhalb einer eingefügten weiteren wannenförmigen Halbleiterzone (Nw') eines zweiten Leitungstyps angeordnet ist, daß ein erster Anschluß des ersten MOS-Transistors (T1') mit einem Gate (G3) des ersten MOS-Transistors (T1') verschaltet ist und ein zweiter Anschluß des ersten MOS-Transistors (T1') mit dem dotierten Halbleitersub strat eines ersten Leitungstyps (Psub) verbunden ist, daß ein zweiter MOS-Transistor eines zweiten Kanaltyps (T2') innerhalb des dotierten Halbleitersubstrats eines ersten Leitungstyps (Psub) angeordnet ist, daß ein erster Anschluß des zweiten MOS-Transistors (T2') mit einem Gate (G4) des zweiten MOS-Transistors (T2') verschaltet ist und ein zweiter Anschluß des zweiten MOS-Transistors mit einer eingefügten wannenförmigen Halbleiterzone eines zweiten Leitungstyps (Nw) verbunden ist.
    8. Integrierte Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die nichtlinearen Elemente (D1,D2) in Form vergrabener Dioden realisiert sind.
    9. Integrierte Schaltung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß die nichtlinearen Elemente (D1,D2) im wesentlichen dotiertes polykristallines Silizium (PSi) vom zum Substrat (Psub) entgegengesetzten Leitungstyp enthalten.
    10. Integrierte Schaltung nach Anspruch 8 oder 9, d a d u r c h g e k e n n z e i c h n e t, daß die nichtlinearen Elemente (D1,D2) im wesentlichen polykristallines Silizium (PSi) vom zur wannenförmigen Halbleiterzone (N ) entgegengesetzten Leitungstyp enthalten.
    11. Integrierte Schaltung nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die nichtlinearen Elemente (D1,D2) als Sperrschichtdioden ausgebildet sind.
    12. Integrierte Schaltung nach einem der Ansprüche 8 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß die ersten Anschlüsse der nichtlinearen Elemente (D1,D2) über ohm'sche Kontakte (K1,K2) mit Massepotential (VSS) bzw. mit einem stärker dotierten Halbleitergebiet (N3) vom zum polykristallinem Silizium (PSi) entgegengesetzten Leitungstyp verbunden sind.
    13. Integrierte Schaltung nach einem der Ansprüche 8 bis 12, d a d u r c h g e k e n n z e i c h n e t, daß die zweiten Anschlüse der nichtlinearen Elemente (D1,D2) mit einem stärker dotiereten Halbleitergebiet (P1) vom selben Leitungstyp wie das polykristalline Silizium (PSi) bzw. über din Diffusionsgebiet (P3) mit dem Versorgungspotential (VDD) verbunden sind unter Bildung der Sperrschichtdioden.
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